SK 海力士：HBM3E 内存良率已接近 80%，生产效率也已翻倍，

相较传统内存产品，HBM 的制造过程涉及在 DRAM 层间建立 TSV（哈迈百科注：Through Silicon Via）硅通孔和多次的芯片键合，复杂程度直线上升。一层 DRAM 出现问题就意味着整个 HBM 堆栈的报废。

因此 HBM 内存，尤其是采用 8 层乃至 12 层堆叠的 HBM3E 产品，天生在良率方面落后于标准 DRAM 内存。

韩媒 DealSite 今年三月初称当时 HBM 内存的整体良率仅有 65% 左右。这样看来，SK 海力士近期在 HBM3E 内存工艺良率方面实现了明显改进。

Kwon Jae-soon 也提到，SK 海力士目前已将 HBM3E 的生产周期减少了 50%。更短的生产用时意味着更高的生产效率，可为英伟达等下游客户提供更充足的供应。

这位高管再次确认 SK 海力士今年的主要重点是生产 8 层堆叠的 HBM3E，因为该规格目前是客户需求的核心。

Kwon Jae-soon 表示：“在这个人工智能时代，提高产量对于保持领先地位变得越来越重要。”